|
2. Автоматический режим. Например, создадим нужную нам возрастающую двоичную последовательность для демонстрации работы схемы. Нажмём на кнопку Set. Откроется ДО Settings (рис.19), в котором выберем опцию Up Counter и нажмём кнопку Accept.
Другие виды автоматического набора кодовых последовательностей изложены в сноске1 к рис. 19.
Д
Рис. 19. Панель автоматической установки
кодовых комбинаций Word
алее сообщим генератору XWG1 где находятся начальная (комбинация 0000=0h) и конечная ячейки (1111= 0Fh) памяти среди установленных 0400h ячеек. Дело в том, что моделирование начинается с генерирования начальной комбинации и заканчивается - конечной. Для этого на панели Word Generator-XWG1 установим курсор на последовательность 0000 0000h (0h – для задействованных каналов), выделим её щелчком ЛКМ и, вызвав всплывающее меню, выполним команду Set Cursor. Далее найдём комбинацию 0000 000Fh (Fh - для задействованных каналов), выделим её и выполним для неё команду Set Final Position. Обратите внимание на индикаторы (стилизованные стрелки), отражающие начальную и конечную комбинации генерируемых комбинаций.
Запрограммировав Word Generator, надо выбрать режим его работы. Режим Cycle (Цикл) обозначает, что генератор будет циклически выводить запрограммированную последовательность, пока не будет остановлено моделирование. В режиме Burst (пакет) цикл будет выполнен один раз. В режиме Step (шаг) будет выведено содержимое одной ячейки, после чего моделирование будет остановлено (пошаговой режим). Если в процессе программирования генератора, щёлкнуть по ячейки правой кнопкой мыши, установив опцию Set Breakpoint, то данная ячейка будет настроена как точка прерывания. Word Generator остановится в этой точке в режимах Cycle и Burst. Для удаления точки прерывания выполните опцию Delete Breakpoint. Во время моделирования курсор в окне Word Generator указывает на текущую ячейку.
Процесс моделирования включает следующие шаги:
1. Курсором выделим начальную комбинацию и установим опцию Set Cursor.
2. Выберем кнопку с режимом моделирования (Cycle, Burst, Step), щёлкнув по ней мышью.
Реализация П.2 автоматически установит переключатель Simulation Switch (рис. 12) в режим моделирования, пока не окончится генерация слов, предусмотренная выбранным вами режимом моделирования. По окончанию режима моделирования (кроме режима Cycle) переключатель Simulation Switch установится в состояние Pause. Для продолжения моделирования снова щёлкните по соответствующей кнопке в окне Word Generator-XWG1. Остановить циклический режим моделирования можно только переключателем Simulation Switch, установив его в исходное состояние.
В заключение рассмотри другие органы управления устройства Word Generator, не востребованные в ходе данной демонстрации.
1. Частота посылок слов в циклическом и пакетном режимах устанавливается с помощью кнопок в окне Frequency.
2. Асинхронное управление цифрового устройства с квитированием.
Сигнал Data Ready на клемме «R» сопровождает каждую выдаваемую на выход генератором слова кодовую комбинацию и используется в том случае, когда исследуемое устройство обладает свойством квитирования (подтверждения). В этом случае, после получения очередной кодовой комбинации и сопровождающего его сигнала Data Ready, исследуемое устройство должно выдать сигнал подтверждения получения данных, который подается на вход синхронизации генератора слова (клемма «Т» - Trigger) и произведёт очередной его запуск. Сигнал Data Ready с клеммы «R» может быть использован и как обычный синхронизирующий сигнал в системах без квитирования (будет рассмотрено в следующем параграфе).
7.2. Регистрация работы генератора слова Word Generator логическим анализатором Logic Analyser
Цель данного параграфа - научиться пользоваться 16-канальным устройством регистрации двоичных сигналов во времени Logic Analyser. Для этого была собрана в рабочем окне программы Multisim схема, показанная на рис. 20. Как и ранее в П.11.1, генератор слова Word Generator- XWG1 настроен на выдачу по 4-м младшим каналам кодовой последовательности от 0h до 0Fh, которая подаётся на первые 4 входа (канала) логического анализатора Logic Analyser. Дополнительно, сигнал готовности Data Ready (клемма «R») заведён на 6 канал. На лицевой панели Logic Analyser номер канала N указывается обозначением Tem N, а имя временной диаграммы, изображённой на данном канале, синонимично имени электрической цепи, порядковый номер которой вводится программой автоматически при прокладке цепи. Впрочем, имя цепи можно переназначить, если необходимо подчеркнуть функциональную нагрузку цепи. Сейчас делать это мы не будем.
Рассмотрим внимательно временные диаграммы на экране анализатора Logic Analyser (рис. 21), а также панель настройки синхронизации Clock Setup (надо щёлкнуть по кнопке Set панели Clock – таймер). Анализатор Logic Analyser может работать в 2-х режимах синхронизации: внутренняя синхронизация (именно она сейчас установлена - кнопка Internal) и внешняя синхронизация (кнопка External).
-
При внутренней синхронизации таймер Clock Rate в каждом цикле задаёт частоту выборки входных сигналов и отображает их на экране. Даже если входные значения изменятся – значения на экране сохраняться до следующего цикла. Это значит, что частота выборки должна намного превышать частоту изменения входного сигнала. В нашем случае частота выборки составляет 16 кГц (kHz), что в 16 раз больше частоты генерации кодовых комбинаций генератора слова 1 кГц (см. рис. 20).
Р
ис. 20. Схема изучения работы логического анализатора Logic Analyser
В ранних сериях Multisim это превышение должно было быть кратно 2n (n=1, 2, 3, 4 и т. д.), так как именно в этой пропорции изменялись значения параметра Clocks/Div, определяющего временную цену одного деления развёртки диаграмм на экране.
Таким образом, при частоте выборки 16 кГц и значении Clocks/Div=16 деление во времени будет равно 1 мс (ms), что соответствует интервалу выдачи кодовых комбинаций генератором слова2 при частоте в 1 кГц. Заметим, что параметром Clocks/Div удобно изменять масштаб временной развёртки диаграмм на экране.
Кстати, отношение “Post-trigger samples/ clock rate” регулирует максимальную длительность процесса отображения кодовых последовательностей на экране (в секундах для частоты синхронизации в Гц, в миллисекундах для – кГц и т. д.).
Рис. 21. Внутренний режим синхронизации Logic Analyser
Обратите также внимание на форму сигнала Data Ready, стробирующего выдачу кодовых комбинаций.
Визирные линейки (первая - голубая, вторая – жёлтая) позволяют получить точные отсчеты для временных интервалов Tl, T2 и Т2-Т1, а наличие линейки прокрутки по горизонтали позволяет анализировать процессы на большом временном интервале. Нажатие на кнопку Reset стирает информацию с экрана логического анализатора. Кнопка Reverse инвертирует цветное изображение экрана.
-
Качественное отображение временных диаграмм можно получить, используя внешний режим синхронизации Logic Analyser сигналом Data Ready (клемма «R»), который заводится на вход «С - clock)» анализатора (см. рис. 22).
Рис. 22. Логический анализатор Logic Analyser в режиме внешней синхронизации
В этом случае частоту выборки Clock Rate целесообразно выбирать равной частоте работы генератора слова, а параметром Clocks/Div изменять масштаб временной развёртки диаграмм.
Обратите внимание, что задержка в изображении временных диаграмм равная 150 мкс (μ), составляет время задержки положительного перепада сигнала Data Ready показанного на рис 21 (примерно 6,6% такта работы генератора Word Generator).
8. Пример 2. Функциональное моделирование комбинационной схемы
4-битного сумматора
В данном параграфе будет рассмотрена последовательность действий по разработке комбинационной схемы 4-битного сумматора, включающей её логическое тестирование программой Multisim.
1. Синтез схемы сумматора в заданном логическом базисе.
2. Понятие об иерархическом проектировании электронных схем. Создание подсхем.
3. Ввод материалов синтеза схемы в рабочие окна программы Multisim:
а) ввод материала по синтезу схемы сумматора в окно Description Box Editor,
б) ввод схемы сумматора в рабочее окно Circuit программы Multisim с учётом использования шин и подсхем.
4. Функциональное моделирование (логическое тестирование) схемы.
8.1. Синтез схемы сумматора в заданном логическом базисе
Материал по синтезу комбинационной схемы сумматора в заданном логическом базисе (И-НЕ/И-НЕ) представлен ниже (для наглядности он ограничен рамкой). Именно в таком виде он будет введён в окно Description Box Editor после открытия файла моделирования в программе Multisim.
С
б)
ai
|
bi
|
Si
|
Ci+1
|
0
|
0
|
0
|
0
|
0
|
1
|
1
|
0
|
1
|
0
|
1
|
0
|
1
|
1
|
1
|
1
|
умматоры (окно Description Box Editor)
Сумматоры предназначены для сложения многоразрядных слов. По виду организации межразрядных
связей они делятся на схемы последовательного и параллельного типа. Как те, так и другие сумматоры
строятся на основе одноразрядных сумматоров.
-
Синтез одноразрядного сумматора
Одноразрядные сумматор имеет три входа (два - одноимённые разряды слагаемых и перенос из предыдущего разряда) и два выхода (сумма и перенос в следующий разряд). В свою очередь одноразрядные сумматоры строятся на основе полусумматора (см. рис. SM-1).
а)
Рис. SM-1. Условное обозначение полусумматора (а) и таблица истинности его работы (б)
Уравнения, описывающие работу полусумматора:
, (1)
. (2)
Представим уравнение (1) в формате И-НЕ/И-НЕ для построения КС
(3)
Рис. SM-2. Схема полусумматора HS в базисе И-НЕ/И-НЕ
Построим одноразрядный сумматор SM, используя два полусумматора. На рис. SM-3 приведена таблица истинности SM. Поскольку полусумматор в качестве основной операции использует операцию сложения по mod2, то и логические уравнения для выходов SM должны быть выражены с использованием этой операции.
, (4)
. (5)
Рис. SM-3. Таблица истинности одноразрядного SM и уравнения его работы
Схема сумматора SM по уравнениям (4) и (5) представлена на рис SM-4.
Рис. SM-4. Схема одноразрядного сумматора на основе полусумматора
-
Многоразрядный сумматор с последовательным переносом.
На рис. SM-5 представлена схема многоразрядного сумматора с последовательным переносом для реализации
S
=A+B, где
.
Рис. SM-5. Схема 4-битного сумматора на основе использования одноразрядных сумматоров
Время сложения в нём определится распространением переноса от самого младшего разряда к самому старшему (наихудший случай). Чем больше разрядность n сумматора, тем больше время суммирования. Это существенный недостаток, поэтому такая схема применяется при n ≤ 4.
|
8.2. Понятие об иерархическом проектировании электронных схем.
Создание подсхем
Все современные программы моделирования электронных схем поддерживают иерархическое проектирование, основная идея которого состоит в том, что целый фрагмент схемы можно поместить в «чёрный ящик», отобразив его в виде специфического УГО (условное графическое обозначение) с соответствующими входами и выходами. Использование таких графических обозначений для повторяющихся фрагментов схемы моделирования, значительно упрощает не только её набор (ввод), но и позволяет схему структурировать до уровня описания, принятого в учебных пособиях. В программе моделирования Multisim 10.1 такие «чёрные ящики» реализуются как в виде иерархических блоков, так и подсхем. Создание иерархического блока, в отличие от подсхемы, оформляется в виде автономного файла, поэтому иерархические блоки могут использоваться только в составе проекта, включающего некоторую совокупность файлов моделирования. Пример разработки проекта моделирования цифровой схемы будет рассмотрено в заключительной части данной рукописи.
Подсхема не требует «файлового» оформления и может использоваться как составная часть обычного файла моделирования. Как иерархический блок, так и подсхема могут создаваться как «сверху - вниз» (сначала создаём УГО блока или подсхемы, а затем его (её) схему замещения), так и «снизу - вверх» (создаётся схема замещения, которая далее оформляется как иерархический блок или подсхема). Чтобы продемонстрировать оба способа примем следующий порядок действий. Подсхему полусумматора (рис. sm-2) создадим способом «сверху – вниз», а схему сумматора (рис. sm-4) на основе использования полусумматора (т.е. подсхемы полусумматора) – «снизу – верх».
8.2.1. Создание подсхемы полусумматора HS способом «сверху - вниз».
Шаг 1. В поле ввода схемы *Circuit1* выполним команду всплывающего меню New Subcircuit. В появившемся ДО Subcircuit Name введём имя подсхемы, которое мы уже использовали при синтезе схемы HS и нажмём кнопку ОК. Это вызовет появление в поле *Circuit1* прямоугольного изображения с именем HS и обозначением Х1 (рис. 23). Прямоугольное изображение подсхемы пока не содержит линий входа/выхода, так как об их количестве пока нет никакой информации. Создание подсхемы вызовет дополнительные изменения: в поле ввода схем появится новая закладка HS(X1), а в менеджере проекта Design Toolbox, произойдёт структурирование (декомпозиция) файла *Circuit1*, отражающее содержание в нём данной подсхемы (обратите внимание на символ S в значке подсхемы).
Рис. 23. Результат выполнения команды New Subcircuit в поле *Circuit1*
Ш
аг 2. Откроим закладку для ввода схемы замещения подсхемы HS(X1),- оно пока пуста. Ввод схемы замещения выполняем, ориентируясь на схему рис. Sm-2. Помимо элементов И-НЕ (выбраны компоненты 7400N серии 74STD) нам понадобятся порты (контакты) ввода/вывода, которые вводятся командой всплывающего меню Place Schematic > HB/SC Connector. Порты ввода IO1, IO2, разместим в левой части схемы, IO3 и IO4 в правой (удобно ввести один порт, а затем его размножить применением клавиш Ctrl-C и Ctrl-V). Порты IO3 и IO4 необходимо подвергнуть зеркальному отображению, чтобы их направленность соответствовала портам вывода. Получившаяся схема замещения полусумматора изображена на рис. 24.
Рис. 24. Схема замещения полусумматора HS c портами IO1, … IO4
Шаг 3. Желательно перейти от штатных обозначений портов ввода/вывода к пользовательским, которые были бы синонимичны обозначениям, которыми мы пользовались при синтезе схемы. Данное обстоятельство позволит избежать ошибок при создании основной схемы 4-битного сумматора. Для этого выделим нужный контакт (порт) и дважды щёлкнем ЛКМ. В текстовом поле RefDes ДО Connector введём нужное нам имя. Проделав данную операцию со всеми контактами, получим схему, показанную на рис. 25. Тот же результат можно получить, выделив сегмент цепи, примыкающий к контакту, только в данном случае придётся работать с ДО NET.
Ш
аг 4. Перейдём в окно ввода *Circuit1*. К сожалению (рис. 26), все 4 порта на УГО подсхемы оказались расположенными с левой стороны (в практике моей работы правильное расположение портов случалось редко). Это легко исправить.
Рис. 25. Окончательный вид схемы замещения полусумматора
Рис. 26. Расположение портов вывода SI и CO оказались на левой стороне УГО
Выделим УГО подсхемы и выполним команду всплывающего меню Edit Symbol/Title Block. Появится окно редактирования Symbol Editor (рис. 27).
Рис. 27. Окно редактирования символа УГО подсхемы
Способом drag and drop (перетащить и оставить) переместить выводы “S” и “CO” на правую сторону прямоугольника. C целью соответствия УГО подсхемы графическому начертанию полусумматора на рис. SM-4, изменим в УГО тип вывода для выходного переноса “CO –Carry Output” с прямого (Line Pin) на инверсный (Dot Pin). Для этого на закладке Pins (см. рис. 28) необходимо выделить строку c именем CO и щёлкнуть ЛКМ в разделе Shape (форма) с последующим выбором атрибута Dot Pin.
Рис. 28. Присвоение выводу CO статуса инверсного
Шаг 5. Закроем окно редактора Symbol Editor(на появившейся запрос -Save changes to temp? -ответим утвердительно). Изображение УГО подсхемы полусумматора в поле *Circuit1* показано на рис. 29.
8.2.2. Создание подсхемы одноразрядного сумматора SM способом «снизу - вверх».
Шаг 1. Приступим к созданию в поле *Circuit1* (заметим, что уже раньше можно было бы имя *Circuit1* заменить «настоящим» именем создаваемого файла моделирования) подсхемы одноразрядного сумматора, ориентируясь на изображение рис. SM-4. Для этого надо скопировать подсхему HS(X1) или выбрать её копию из списка In Use List и добавить ещё один элемент И–НЕ (компонент 7400N). Как и при создании подсхемы полусумматора введём командой Place Schematic > HB/SC Connector контакты ввода/вывода. Получившаяся схема замещения сумматора показана на рис. 30.
Рис. 29. Изображение подсхемы полусумматора в поле *Circuit1*
Шаг 2. Используя рассмотренный выше механизм присвоения пользовательских имён контактам ввода/вывода, получим изображение схемы замещения одноразрядного сумматора в окончательном виде (рис. 31).
Ш
аг 3. Произведём выделение схемы замещения сумматора вместе с выводами и выполним команду меню Replace by Subcircuit. В появившемся ДО Subcircuit Name, введём имя Full_sm и нажмём кнопку ОК. Внимательно следим за курсором, на котором «висит» изображение УГО подсхемы сумматора Full_sm(X1). Помещаем его в поле *Circuit1* (кстати, поле ввода подсхемы HS как бы исчезло).
Рис. 30. Схема замещения подсхемы сумматора с контактами IO1, IO5
Ф
акт появления УГО подсхемы сумматора Full_sm(X1) меняет иерархию файла в менеджере Design Toolbox (рис. 32), откуда видно, что подсхема Full_sm состоит из двух подсхем более низкого уровня с именем HS. Для того чтобы открыть какую-либо подсхему в поле ввода схем нужно щёлкнуть ЛКМ по соответствующему имени.
Рис. 31. Схема замещения подсхемы сумматора с именами выводов, используемых на этапе синтеза схемы.
Рис. 32. Подсхема Full_sm(X1) в поле ввода схем *Circuit1*
8.3. Создание схемы моделирования 4-х битного сумматора с последовательным переносом с использование шинной организации
|